1.はじめに

　２種類の適応型デバイスを開発した。１つは最適なアルゴリズムが時々刻々と変化するような問題に対しても、ハードが自律的!動的に適応し効率的な処理が可能な動的適応デバイスEHW(Evo1vable Hard- ware)である。もう1つは、CPUの固定的なアーキテクチャでは効率的な処理が困難な問題に対して、最適なデータバスを構成し高速に処理することのできる静的適応デバイスRHW(Reconfigurable Hard- waree)である。DHWはどちらかというと応用に特化しているのに対して、RHWはより汎用性を重視している。本論文では、静的適応デバイスRHWのアーキテクチヤ、マツピングツール、RHWを用いた汎用アクセラレータプロトタイプシステムと画像認識への応用について述べる。

2.デバイスアーキテクチヤ

汎用アクセラレータは応用プログラムの演算量の多い部分をCPUに代わって高速処理し、全体の処理速度を加速する。大規模な応用をハードウエア化すると、多くの場合、多ビットの演算器からなるデータパスが回路のほとんどを占める。RHWでは、多ビットのデータパスと演算器を効率的に実装するため、チップの大部分をデータパス用のALUの2次元配列が占め、その周辺を制御回路用のALUが占める。

ALUを構成する機能セルとしてデータパス用としても制御回路用としても使用可能な回路を開発した。 0.35umセルベースICを使ってプロトタイプチップ RHW　１と評価用チップRHw２を開発した。RHW　1、 RHW 2はメインALUとしてそれぞれ6x20、6x 63の9ビットALUを集積した。同一プロセスの FPGAに比べて約2倍の演算器の実装効率を達成した。さらに2001年度の完成を目指し、アーキテクチヤを改良したRHW 3を専用設計により開発中である。

3・ マツビングツール

RHWでは、アルゴリズムを直接、再構成可能ハードウエアにマッピングすることにより高速処理を実現するため、マッピング処理が非常に重要である。高級言語ベースのマツピングツールを開発した。RHW のデータパスを重視したアーキテクチャを活かすため、データパス系と制御系はそれぞれ分離して処理する。制御系のテクノロジマッピングとして、従来のライブラリベースのアルゴリズムに対して20-40 倍高速な、アルゴリズムを開発した。伝搬遅延が最小となる径路を探索可能な、複数端子間の配線アルゴリズムも開発した。

4.汎用アクセラレータプロトタイプ

RHW 2を用いた汎用アクセラレータプロトタイプを開発した(図1)。RHW 2を2チップと複数のローカルメモリを実装している。PCIスロットに挿入し、ホストPCと協調して動作可能である。応用として、画像認識システムを実装した。RHW 2は画像の高次自己相関という特徴量の計算部分を担当する。1チップのRHW 2に、並列動作可能な35個の固定小数点積和演算器を実装した。Pentium ll(400MHz)での処理に比べて約21倍高速である。ホストPCとのデータ転送等のオーバーヘッドを含めても約8.6倍の高速処理が可能である。本ボードでは、CPU、RHWでの処理、CPU/RHW間のデータ転送は並列実行可能で、処理を分割することによるオーバーヘツドは最小限とどめることができる。

図１：汎用アクセラレータプロトコル