TRC超並列アーキテクチャ研究室
坂井修一（研究室長）
TRC超並列アーキテクチャ研究室では、超並列計算機RWC-1 の研究開発を行っています。本研究の目的は、次の４点です。
- 「柔らかな情報処理」を目指した統合・学習型の情報処理を効率的に支援するシステムを構築すること。
- 汎用超並列計算機システムの将来像を明らかにすることです。
TRC超並列アーキテクチャの特徴は、
- 新機能と計算機能を高度に融合したRICA(Reduced Interprocessor Communication
Architecture)と呼ばれるプロセッサアーキテクチャ
- 超並列OSへの支援機能
- CCCB(Cube Connected Circular Banyan)結合網
- 独立型入出力系
RICA(図１)は、プロセッサ間通信のためのメッセージの授受を簡素化し、同期・スケジューリングや演算実行との並列性をも高めた機構です。
一般に並列処理では、一つのプロセッサで連続して実行する命令列をスレッドと呼んでいます。RICAでは、スレッドはメッセージによって起動されます。各メッセージは、その先頭にスレッドの先頭命令番地と、主記憶上の作業番地をもちます。スレッドの起動はこれら２つの番地が、同時にプログラムカウンタとベースアドレスレジスタに挿入されることで行われます。起動には割り込みやスーパバイザコールを要せず、一切ソフトウェアを必要としません。起動に要する時間は厳密に１クロックであり、それも前のスレッドの実行と重畳化されるためにオーバヘッドは（スケジューリング時間・バッファリング時間を含めて）皆無です。
RICAは、このスレッド起動機構に加えて、メッセージ間の同期を制御するマイクロ同期機構や、命令実行と並列に動作するメッセージ生成系などを含んでいます。メッセージは、MKPKT命令(Make
Packet命令）という特殊命令によって生成される（メッセージ全体が１つの命令で生成される）が、これはレジスタ間多ワード転送命令であり、一切メモリアクセスを伴わない、１語１クロックの転送が実現されます。超並列OSの支援機能には、
- 大域的仮想記憶
- ４レベルの優先度制御
- 柔軟で効率的な時分割・空間分割の支援
などがあります。記憶空間をシステム全体で一元管理する大域的仮想記憶は、相対プロセッサ番号方式、と呼ばれる方式を採用しました。
相互結合網として採用したCCCB網は、高い転送性能をもつ、大規模化してもハードウェア量が小さい、空間分割が容易で特性がよい、フローコントロールが行いやすいなどの優れた特性をもちます。入出力系は、メッセージ処理系と独立に動作するものであり、画像や大規模ファイルなどを安全かつ高速に処理します。プロセッサ・クラスタの中の入出力用相互結合網として、リングバスを採用しています。なお、大域的入出力機構は、画像などのインタフェース部を含めて超並列三洋分散研が担当しています。以下にRWC-1
開発の現状を記します。
TRCでは、プロセッサおよびネットワークスイッチをCMOSセミカスタムチップを用いて独自開発しています。目下のところ、プロセッサの最初の試作品ができあがり、実験中です。本チップは、大きさ19mm
x 19mmで447ピンCPGAのパッケージに納められています。ネットワークスイッチの最初の試作品も同様にできあがっています（図２）。本チップは、大きさ15mm
x 15mmで、やはり447 ピンCPGAパッケージに納められています。
本研究室では、
- プロセッサ・チップやネットワークスイッチ・チップの試験
- 下位ソフトウェア開発
- 基本性能測定
などの目的で、テストベッドシステム（図３）を開発しました。目下、本システム上でハードウェアの調整を行っています。
平成７年度には、プロセッサチップの大規模化実装、ネットワークスイッチ・チップの高速実装（BiCMOS使用、ECL非同期転送）、並列要素数100規模の新しいテストベッドシステムの開発などを行い、同時に並列性能評価、1000台規模のシステム設計を行います。1000プロセッサ版RWC-1
の組み上げは平成８年度になる予定です。
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