RWCP適応デバイスNEC研究室はこのたび、応用に合わせてハードウェアのレベルで構造を変化し、CPU (注1)のソフトウェア処理に対して10倍〜100倍の高速処理が可能な再構成可能プロセッサの開発に成功いたしました。再構成可能プロセッサは、各種の算術論理演算を再構成可能な多数の機能素子を持ち、各機能素子間の接続も自由に再構成可能です。本プロセッサの開発は、通産省 RWC(注2)プロジェクトの一環として行ないました。
　
　今回開発した、再構成可能プロセッサは、
　　　　　(1)演算器を効率良く再構成できる機能素子の開発、
　　　　　(2)高速な再構成機能の開発
により実現できたものです。この、再構成可能プロセッサの開発により、同じ機能素子数であれば、FPGA (注3)に比べて2倍の演算器を実現できます。これにより、最大でFPGAの2倍の高速処理が期待できます。CPUのソフトウェア処理に対しては、10倍〜100倍程度の高速処理が可能です。また、再構成データをプロセッサ内部へ読み込み、プロセッサを再構成する時間は、FPGAの1/150に短縮しております。このため、例えば、ビデオ画像を1/30秒毎に取り込み、その画像に対して複数の処理を切替えながら高速に処理することが可能になります。

　近年、音声や画像等の大量のデータを扱うマルチメディア処理の普及により、パーソナルコンピュータの中央処理装置(CPU)に対して大きな計算能力が要求されるようになって来ています。このような処理は、CPUだけで扱うことは困難で、最近のパーソナルコンピュータでは、音声、画像を扱う専用のLSIを利用したボードを搭載して対応しています。しかし、マルチメディア処理は多様化しており、専用ボードで多様な処理に対応することは不可能になってきています。1つのボードで多様な処理を高速化できる汎用アクセラレータの開発が望まれています。既に汎用アクセラレータとして使えるデバイスとしてFPGAがありますが、FPGAはゲートアレイ等のASIC(注4)の置き換え部品として開発されたデバイスのため、汎用アクセラレータとして使用するには、演算性能が不十分でした。
　
　NECでは通産省RWCプロジェクトに参加し、かねてから、これらの問題を解決するため研究開発を進めてまいりましたが、このたび汎用アクセラレータ用の再構成可能プロセッサのプロトタイプチップ開発に成功したものであります。
　
　なお、本再構成可能プロセッサの特徴は、次の通りであります。
　 (1)汎用アクセラレータで重要になる、多ビット演算の実装に適したALU (注5) ベースの機能素子を開発し、従来のFPGAのLUT(注6)ベースの機能素子に比べて、乗算器の実装効率を2倍に高めた。
　 (2)再構成データのプロセッサ内への格納を複数ビットづつ並列にかつ、高速なクロック(注7)で行なうため、再構成時間を従来のFPGAの1/150に短縮。
　
　NECでは、再構成可能プロセッサは、マルチメディア処理だけに留まらず、現在CPUが行なっている多様な処理の高速化にも適用可能で、汎用アクセラレータは今後大きな市場になると考えております。今回の再構成可能プロセッサプロトタイプチップの開発は、汎用アクセラレータの実現に大きく貢献できると考えております。今後、平成12年度までに今回のプロトタイプチップの約10倍の集積度のチップを開発し、メモリ、浮動小数点演算機能も取り込み早期実用化を目指し研究開発を強化してゆく計画です。
　
　なお、今回の成果につきましては、10月5日から8日まで、名古屋大学で開催される情報処理学会第57回全国大会において、5日に発表いたします。
　

	注1)	Central Processing Unit: コンピュータの中央処理装置。
	注2)	Real World Computing: 実世界の多様な情報を効率良く処理す
		るために 新しい情報処理技術基盤の確立を目的にした通産省
		のプロジェクト。
	注3)	Field Programmable Gate Array: 再構成可能な論理デバイス。
		ゲートアレイ等のASICの置き換え部品として市場を伸ばして
		いる。
	注4)	Application Specific Integrated Circuit: CPUやメモリ等の汎用的
		な LSIと異り、応用問題毎に専用に開発されたLSI。
	注5)	Arithmetic Logical Unit: 算術論理演算ユニット。CPUの構成要
		素。
	注6)	Look Up Table: メモリの一種。内容を書き換えることにより
		任意の論理回路を実現することが可能。
	注7)	クロック: プロセッサの動作周波数。大きいほど高速。